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本文由半导体产业纵横（ID：ICVIEWS）综合
未来晶体管设计可能降低芯片制造对先进光刻设备的依赖。
最近，英特尔高管发表了一个颇具争议的观点：未来晶体管设计（如GAAFET和CFET）可能降低芯片制造对先进光刻设备（尤其是EUV光刻机）的依赖。这一观点挑战了当前先进芯片制造的核心范式。
目前，ASML的极紫外（EUV）光刻机是制造高端芯片（如7nm及以下节点）的关键设备，它负责帮助台积电等公司将极其微小的电路设计“打印”到硅晶圆上。据了解，EUV技术极为复杂，一台EUV光刻设备需要多项跨学科技术的协同支持，才能实现具备成本效益的量产能力。
值得一提的是，2018年，英特尔订购了首个High-NA EUV光刻系统——TWINSCAN EXE:5000；2023年12月，ASML交付了该光刻系统的首批模块；2024年3月，英特尔分享了在位于美国俄勒冈州的D1X工厂内，ASML工程团队安装调试的部分画面。
有资料显示，ASML的High NA EUV光刻机（EXE:5000）的分辨率为8nm，可以实现比现有EUV光刻机小1.7倍物理特征的微缩，从将单次曝光的晶体管密度提高2.9倍，可以使芯片制造商能够简化其制造流程。在生产速度上，这台光刻机达到了每小时400至500片晶圆，是当前标准EUV每小时200片晶圆的2-2.5倍的速度，即提升了100%至150%，将进一步提升产能。
根据目前英特尔已经安装的两台ASML High NA EUV光刻机的早期数据，High NA EUV机器只需要一次曝光和个位数的处理步骤，即可完成早期机器需要三次曝光和约40个处理步骤的工作。
然而，这位英特尔董事却认为，未来的晶体管设计，包括环绕栅极场效应晶体管（GAAFET）和互补场效应晶体管（CFET），将更多地依赖光刻后的制造步骤，并降低光刻技术在制造高端芯片中的整体重要性。
光刻技术与蚀刻技术的区别是，光刻技术利用光学投影原理将掩膜版图形转移至硅片光刻胶层，通过后续显影形成三维电路模板，其分辨率直接决定芯片制程节点。而蚀刻技术则是依靠等离子体或湿法化学腐蚀手段，选择性去除未被光刻胶保护的硅片材料，实现图形结构的立体构建，其各向异性控制能力至关重要。
目前主流的技术方案是鳍式场效应晶体管（FinFET），使晶体管底部连接绝缘材料，使电流通过栅极来完成控制；而新型设计包括GAAFET和CFET，一种是让栅极包裹晶体管，晶体管组平行排列，另一种是将晶体管组垂直堆叠，可显著节省晶圆空间。
举个例子，传统的FinFET就像是在平地上建房子，主要靠缩小房子的占地面积来提高密度。新的GAAFET设计则像是用围墙把房子完全包围起来，而CFET更进一步，直接把房子叠起来建。这种三维结构的复杂性对精确刻蚀提出了更高要求。为了从各个方向“包裹”栅极或创建堆叠结构，芯片制造商需要更精细地、特别是横向地去除晶圆上的多余材料。
因此，该董事指出，未来的重点可能从单纯依赖光刻机缩小特征尺寸，转向更复杂、更关键的刻蚀工艺，以确保这些新型三维晶体管结构的精确成型。高数值孔径光刻机在先进制程中的重要性将低于当前EUV设备在7nm及更先进技术节点中的关键地位。这预示着芯片制造技术路线可能迎来重大转变。
台积电仍在评估ASML “高数值孔径” 设备
无独有偶，不久前在台积电2025年度技术论坛欧洲场，有人提问台积电是否计划将High-NA EUV设备用于即将推出的A14制程及未来制程的升级。
台积电业务开发、全球业务资深副总经理暨副共同营运长张晓强表示，公司尚未找到令人信服的理由。A14的强化提升，在不使用High-NA EUV的情况下也非常显著。因此，我们的技术团队在继续寻找一种方法，透过利用规模效益来延长当前（低数值孔径为影设备）的寿命。只要他们能继续找到方法，显然我们就不必使用High-NA EUV。
值得一提的是，一台High-NA EUV造价超过4亿美元，几乎比目前晶圆厂中最昂贵设备的价格翻倍，因此芯片制造商们都需要评估，昂贵的High-NA EUV在速度和精确度方面带来的效益，何时才能盖过其高昂价格带来的成本。
ASML透露，全球目前仅五台High-NA EUV正式出货，客户包括英特尔、台积电和三星。2025年第一季度，ASML实现净销售额77亿欧元，毛利率为54%，净利润达24亿欧元。第一季度的新增订单金额为39亿欧元，其中12亿欧元为EUV光刻机订单。
ASML计划今年再出货5台，并计划未来几年将年产量提升至20台。ASML总裁兼首席执行官傅恪礼（Christophe Fouquet）在财报会议上表示，他预期客户会在2026-2027年准备好量产测试High-NA EUV。
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